一个印度本科生的RISC-V项目，感觉不输我们！
本帖最后由 新ちゃん 于 2020-10-9 09:15 编辑作者：印度本科生Shivam Potdar
大家好，我是来自印度卡纳塔克邦国立技术学院的高级EE本科生Shivam Potdar。大约一年前，我通过CS61C和UC Berkeley的课程内容介绍了RISC-V 。然后，我有机会作为自由和开源硅基金会（FOSSi）的Google Summer of Code（GSoC）学生，探索几种新颖的技术，这些技术与RISC-V一起将塑造我们的未来行业。现在，它已成为知识和探索的永无止境的旅程。
我是Shivam Potdar，来自印度卡纳塔克国立理工学院的EE大四学生。大约一年前，通过加州大学伯克利分校CS61C的课程内容，我接触到了RISC-V。
然后，我得到了一个机会，作为自由和开源硅基金会（FOSSi）的Google Summer of Code (GSoC)学生，探索了几项新技术，这些技术加上RISC-V，将塑造我们行业的未来。现在，它已经变成了一个永无止境的知识和探索之旅。
GSoC是谷歌资助的一个项目，鼓励学生为开源项目做贡献。由于RISC-V的成立以及FOSSi、lowRISC、Symbiflow、BeagleBoard.org等组织，开源硬件项目的参与度越来越高。
RISC-V最令人兴奋的一个方面是它为多个领域的新想法提供了一个开放的场所。它已经成为OpenTitan等架构创新的首选，也成为展示诸如Chisel（Rocket芯片、SiFive内核）、SpinalHDL（VexRiscv）、BlueSpec（Shakti处理器）等新HDL的首选。
以下是我在这个暑假期间所作的一些探索：
[*]用TL-Verilog进行事务级建
[*]模使用Makerchip轻松进行设计和调试
[*]开源硬件和免费提供的设计工具
[*]开源形式验证
[*]异构的ISA多核平台
我致力于增强一个名为WARP-V的RISC-V内核，采用TL-Verilog的前瞻性设计方法，并与OpenPiton（一个用SystemVerilog编写的开源多核框架）集成。
TL-Verilog是对SystemVerilog的革命性扩展，由我的GSoC导师Steve Hoover领导。它在事务层面对系统进行建模，具有时序抽象、高度可参数化、灵活、易学习/调试/文档的特点，并显著减少了代码大小。它既不是HLS，也不是应用于硬件的编程语言，而是一个具有现代特征的抽象，使建模非常接近硬件。
Makerchip.com是一个免费的基于Web的TL-Verilog集成开发环境，它支持设计、调试、仿真和Verilog转译都在浏览器标签中完成！WARP-V主要是在这个平台上开发的。SandPiper是TL-Verilog的编译器，将其翻译成可综合的（System）Verilog，与开放源代码和经过行业验证的设计流程兼容。
在学校里，我花了几个星期的时间进行设计和调试，才用 Verilog / VHDL 完成了一个基本的MIPS实现。另一方面，我是由Steve和Kunal Ghosh组织的“RISC-V 30小时内为你服务(MYTH)”研讨会的中的助教。大约有200名参与者，其中许多人没有数字设计的背景，他们学习了RISC-V，并在短短五天内为社区贡献了35个TL-Verilog核。我将在10月8日的VSDOpen 2020上再次帮助举办类似的研讨会，该研讨会将在1.5小时内来介绍TL-Verilog！
WARP-V在TL-Verilog中提供了一个高度可配置的CPU，支持各种流水线深度，WARP-V在TL-Verilog中呈现了一个高度可配置的CPU，支持各种流水线深度、长延迟指令、分支预测、时钟门控、内联汇编器，甚至是多个ISA! 对于RISC-V，内核支持RV32I，也通过了riscv-formal的正式验证。
它还使用Steve的定制逻辑即服务项目--1st CLaaS在AWS FPGA上进行了表征和测试。对于RISC-V，内核支持RV32I ，该产品也已通过riscv-formal进行了正式验证。还使用Steve的定制逻辑即服务项目1st CLaaS在AWS FPGA上对它进行了仿真和测试。
OpenPiton是一个多核研究平台，通过向内核提供内存子系统、IO接口、缓存和共享资源来支持异构ISA。它兼容SPARC、RISC-V和x86，以及已有的几种外设。
暑假期间，我致力于在WARP-V中添加RISC-V M型扩展，对其进行正式验证，并通过支持长等待时间指令并提供外部存储器接口来为OpenPiton集成做准备。
在过去的几个月里，我可以观察到RISC-V的巨大增长速度。这个生态系统是如此的开放和包容，以至于我今天成为了RISC-V国际的社区成员，并参与各种在线聚会、网络研讨会和全球论坛等活动。
今天，我们可以通过Symbiflow、Openlane、Yosys、Verilator和Skywater PDK等FOSS工具来执行整个RTL到GDS的流程，包括FPGA仿真、模拟和制造。这些工具和技术（如TL-Verilog与RISC-V搭配）所支持的现代方法论确实将改变半导体产业。
有人恰当地将RISC-V表示为硬件的Linux。令人振奋的是，看到硬件的民主化和行业变化的动态，如今，即使是无晶圆厂的初创企业也可以与老牌巨头竞争。作为一名即将进入该领域的学生，RISC-V的前景一片光明。
看了以上内容，总感觉和前一段时间刷屏的国科大本科生RISC-V流片的不太一样，感觉到我们更加偏重于应用实现，而这个印度学生所作的更像是在做更多的研究与探索。虽然没有流片，但是总体来说这个印度本科生所做的并不比我们差。
完 我们国内说实话，功利心太强，总以为 只要流片了就以为芯片设计成功了，殊不知，一个稳定，可靠，真正能应用于市场的IC是需要从基础科学研究到工程工艺制造全流程把控好啊，小米 当年信誓旦旦的“澎湃”芯片，流片了，后来却没有继续应用到其手机上，这个例子就是证明：芯片流片不等于真正的芯片成功了。 JLINKv10 发表于 2020-10-9 15:03
我们国内说实话，功利心太强，总以为 只要流片了就以为芯片设计成功了，殊不知，一个稳定，可靠，真正能应 ...
小米澎湃芯片为什么会失败？这三个原因需要知道：第一，当时小米松果成立时网罗了大批芯片精英，都是业界大佬。不过S1、S2以后，估计都走完了。如今小米的号召力很难再造一个这样的团队。第二，CPU、GPU、NPU的逻辑设计门槛非常高，只能购买，CPU和GPU可以从ARM买，其他IP只能自己造，而小米刚刚成立几年很难有这样的实力。拿ISP举例，高通、华为都是自研，依靠打磨了十几年的技术才能制作出来。华为的Soc厉害在通信领域的经验，基带在海思身上是最没有压力的一环。目前的海思，isp和基带还有CPU、NPU其实都已经很强了，唯一的不足也就是GPU。ISP虽然能买，但很难调教，可以说小米澎湃芯片都不是自己研发的，就是直接从大唐联芯买来的成品，为了增加市值而收购的。自己组建ISP团队耗个十几年也是得不偿失。第三，Modem同样也是个技术难题，这是负责基带信号处理的，虽然苹果Soc能吊打各路诸侯，但高通的基带却是无人可敌。曾经的德州仪器、Broadcom、Marvell、ST、EMP都在4G的时候被高通直接碾压，基带问题最为严重。你想想、就连Ti和Broadcom都搞不定的技术得多难？苹果基带也源于多年的技术积累，小米想要突破是难上加难。这些东西不是找一堆大牛就能解决的，除了芯片设计师没人能搞定。当年的澎湃S1是和联发科合作，近代买来要测试调试，这时候和高通、华为的差距就明显了。2/3/4G还没搞定，5G都来了，小米还能行吗？现在看来小米用高通是对的，与其花费20年时间去研究芯片，无底洞一样的资金研发，还不一定能成功，不如科技无国界，支持一波高通。小米的经验应该传授给OV，这两家搞芯片我是不太看好。你觉得小米澎湃芯片失败的根本原因是啥呢？
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