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本帖最后由 孔明 于 2020-9-30 18:55 编辑
RISC-V被认为是继X86架构和ARM架构之后第三个主流架构，也被当作是“中国芯”崛起的历史机遇。10年过去了，RISC-V阵营取得的成绩令人满意吗？Silicon Labs（亦称“芯科科技”）首席技术官Alessandro Piovaccari近期分享了对于RISC-V发展的观点，欢迎往下阅读完整的问答内容。
Silicon Labs首席技术官Alessandro Piovaccari 关于RISC-V架构的理解Alessandro： RISC-V是一种指令集架构（ISA），不关注RISC-V处理器微架构的具体设计。
当前，有几种实现方法，商业化的设计，如Si-Five和Andes；完全开源的，如OpenHW组织（OpenHW Group）和LowRISC。
Silicon Labs是OpenHW组织的创始成员之一，该组织由RISC-V组织的前执行董事RickO’Connor创立，目前有近40家成员企业和10家合作伙伴，他们均为半导体行业的领先公司。
RISC-V处理器分为开源和商业化两种，请介绍一下这个内核设计的技术支持的具体流程和内容？
Alessandro： 没错。RISC-V处理器的商业实现以一种与Arm模式有些相似的商业模式提供。
SiliconLabs和Arm是长期合作伙伴，我们在自己的所有32位产品中都使用了Arm的M系列内核作为主处理器。
就目前来看，他们的处理器质量和软件与工具生态系统都是无与伦比的。
即使是通过合作，任何商业RISC-V供应商也需要一段时间才能达到同样的生态系统成熟度。
就RISC-V而言，我们目前的应用主要集中在针对特定应用的硬件系统中的底层内核上，例如硬件控制器、软件定义的无线电助手和机器学习推理管理器，它们通常需要高度定制化，以满足功耗和实时处理方面异常严苛的要求。
此过程要求可以访问和完全控制处理器的开源硬件。
传统上，我们一直使用自主开发的8051架构实现方法，但是8位处理器没有足够的计算能力来满足现代嵌入式物联网系统的需求。
请问目前RISC-V开源指令集架构有哪些经典案例，分别适用于什么领域或场景？
Alessandro： 在卢卡·贝尼尼教授指导下，瑞士苏黎世联邦理工学院和意大利博洛尼亚大学联合设计了RISC-V内核，对于这些内核，我们有比较丰富的经验。
这些内核已作为开源技术通过Pulp项目组织对外提供，该组织已将其中一些内核用于微控制器和处理器实现，例如Pulpino。设计团队创建了三种内核，最初它们都由Pulp项目组织负责维护，但是现在已经交给了其他组织。
最小的2级流水线32位内核现在由LowRISC以“Ibex”的名称发布并维护，而6级流水线32位内核和64位内核现在则由OpenHW组织以“CORE-V”的名称发布并维护。
我们主要关注32位内核，并且是其中的积极贡献者和维护者。
对于复杂电路的应用，采用RISC-V架构来研发可能需要增加指令集，建立一些快捷路径，这对晶圆面积的影响有多大？
Alessandro： 计算能力是有成本的。
在当前复杂的SoC中——包括Silicon Labs创建的用于物联网应用的无线微控制器在内——内核会对最终裸片的尺寸造成一定的影响。
在计算方面，除了片上存储器，占用裸片面积最多的就是使用矩阵进行复杂数学运算所需的电路，其中可能包括快速傅立叶变换（FFT）引擎，用于边缘机器学习的神经网络（NN）内核，或用于定位的内核。
根据应用场景的不同，这些技术可以作为处理器内核的扩展来实现，也可以作为单独的协处理器实现。
在任何情况下，如果需要这种计算能力，就需要额外的裸片面积。
请问贵公司正在使用的EDA工具有哪些？晶圆代工厂是哪家？
Alessandro： Silicon Labs的两家领先EDA供应商是Cadence和Mentor（现在是西门子的一部分）。
我们的两家主要芯片代工供应商是台积电（TSMC）和中芯国际（SMIC）。
很多软件工程师表示，RISC-V软件生态还不够成熟，兼容性成最大问题，导致开发难度大，对这一观点的看法如何？
Alessandro： 重申一次，Arm的软件和工具生态系统的质量和广泛性是无与伦比的，RISC-V生态系统要达到同样的成熟度还需要一段时间。
这种成熟度对于这些处理器的通用用途非常重要。
相反，我们打算在针对特定应用的实现中使用RISC-V内核，在这类实现中，内核上运行的软件可以在芯片设计阶段确定。
这是一种不同类型的开发过程，更多是硬件和软件协同设计，其中内核和针对特定应用的软件一起进行验证。
大多公司采用多架构来研发产品，请问贵公司是否也是采混合研发模式？
Alessandro： 在可预见的未来，Silicon Labs将继续在自己的所有无线物联网SoC中使用Arm内核作为主要的和面向客户的内核。
这些SoC产品中的许多产品将拥有多个内核，其中一些内核仅用于内部的特定用途，以提供灵活性、更好的性能和诸如无线电管理和机器学习推理引擎等底层功能的可升级性。
为了增加灵活性和可配置性，我们计划将RISC-V开源内核用于一些内部内核。
我们的物联网产品传统上是基于90纳米和55纳米的CMOS工艺制造的，我们现在的SoC产品则是基于40纳米工艺。
因此，我们的物联网市场仍处于摩尔定律的阶段。
代工厂已经开始为物联网SoC提供22纳米工艺，并且已经在考虑采用更先进的工艺。
因此，即使在小型SoC（例如用于IoT应用的SoC）中集成更多内核，也可以用非常低的成本实现。
请问贵公司在使用RISC-V ISA时遇到了哪些问题？是如何解决的？
Alessandro： Silicon Labs主要专注于微控制器和SoC类的器件。
就微控制器而言，内存管理器和中断控制器对于低功耗和少量代码的应用是最基本的。
沿着OpenHW组织的步伐，Silicon Labs正在使用CORE-V微架构。
针对这些领域的ISA定义仍在开发中，但我们希望它能在不久的将来能够应用更广泛。
大部分人都认为RISC-V对于ARM、X86来说最大的竞争力就是可定制，对此您的看法如何？
Alessandro： 没错。定制化是开源RISC-V内核的主要优势，拥有开源硬件是定制化成功的关键，要付出的主要代价是软件需要与硬件一起进行验证，但是，这对于处理器的特定用途而言不是问题。
相反，对于通用处理器而言，这是一个问题，因为它们破坏了标准和生态系统，而标准和生态系统是通用软件的基础。
因此，这两类应用场景是完全不同的。 | 
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发表于 2020-6-8 22:30:46
楼主
发表于 2020-6-10 20:34:47